4 तह ENIG प्रतिबाधा नियन्त्रण भारी तामा पीसीबी
भारी तामा पीसीबी को ईन्जिनियरिङ् डिजाइन को लागी सावधानीहरु
इलेक्ट्रोनिक टेक्नोलोजीको विकासको साथ, PCB को भोल्युम अधिक र अधिक सानो छ, घनत्व अधिक र अधिक उच्च हुँदैछ, र PCB तहहरू बढ्दै गएको छ, त्यसैले, PCB को अभिन्न लेआउटमा आवश्यक छ, विरोधी हस्तक्षेप क्षमता, प्रक्रिया र उत्पादन क्षमता उच्च छ। र उच्च, ईन्जिनियरिङ् डिजाइन को सामग्री को रूप मा धेरै धेरै, मुख्यतया भारी तामा PCB निर्माण, शिल्प कार्यशीलता र उत्पादन ईन्जिनियरिङ् डिजाइन को विश्वसनीयता को लागी, यो डिजाइन मानक संग परिचित हुनु आवश्यक छ र उत्पादन प्रक्रिया को आवश्यकताहरु लाई पूरा, डिजाइन बनाउन। उत्पादन सहज रूपमा।
1. तामाको भित्री तहको एकरूपता र सममिति सुधार गर्नुहोस्
(१) भित्री तह सोल्डर प्याडको सुपरपोजिसन प्रभाव र राल प्रवाहको सीमितताका कारण, भारी तामाको PCB लेमिनेशन पछि कम अवशिष्ट तामा दर भएको क्षेत्रमा भन्दा उच्च अवशिष्ट तामा दर भएको क्षेत्रमा बाक्लो हुनेछ, परिणामस्वरूप असमान हुन्छ। प्लेटको मोटाई र त्यसपछिको प्याच र असेंबलीलाई असर गर्छ।
(२) भारी तामाको PCB बाक्लो भएकोले, तामाको CTE सब्सट्रेटको भन्दा धेरै फरक हुन्छ, र दबाब र गर्मी पछि विरूपण भिन्नता ठूलो हुन्छ।तामा वितरणको भित्री तह सममित छैन, र उत्पादनको वारपेज हुन सजिलो छ।
उपरोक्त समस्याहरूले उत्पादनको कार्यसम्पादन र कार्यसम्पादनलाई असर नगर्ने आधारमा, सम्भव भएसम्म तामारहित क्षेत्रको भित्री तहलाई उत्पादनको डिजाइनमा सुधार गर्न आवश्यक छ।तामाको बिन्दु र तामा ब्लकको डिजाइन, वा ठूलो तामाको सतहलाई तामाको बिन्दु बिछ्याउनेमा परिवर्तन गरेर, राउटिङलाई अप्टिमाइज गर्नुहोस्, यसको घनत्व एकसमान बनाउनुहोस्, राम्रो स्थिरता बनाउनुहोस्, बोर्डको समग्र लेआउट सममित र सुन्दर बनाउनुहोस्।
2. भित्री तहको तामा अवशेष दर सुधार गर्नुहोस्
तामा मोटाई को वृद्धि संग, रेखा को अंतर गहिरो छ।एउटै तामाको अवशिष्ट दरको अवस्थामा, राल भर्ने मात्रा बढाउन आवश्यक छ, त्यसैले ग्लु फिलिंग पूरा गर्न धेरै अर्ध-उपचार पानाहरू प्रयोग गर्न आवश्यक छ।जब राल कम हुन्छ, ग्लु ल्यामिनेशनको कमी र प्लेटको मोटाईको एकरूपतामा नेतृत्व गर्न सजिलो हुन्छ।
कम अवशिष्ट तामा दरले भर्नको लागि ठूलो मात्रामा राल चाहिन्छ, र राल गतिशीलता सीमित छ।दबाबको कार्य अन्तर्गत, तामाको पाना क्षेत्र, रेखा क्षेत्र र सब्सट्रेट क्षेत्र बीचको डाइइलेक्ट्रिक तहको मोटाईमा ठूलो भिन्नता हुन्छ (लाइनहरू बीचको डाइलेक्ट्रिक तहको मोटाई सबैभन्दा पातलो हुन्छ), जसले नेतृत्व गर्न सजिलो हुन्छ। HI-POT को विफलता।
तसर्थ, भारी तामा पीसीबी इन्जिनियरिङको डिजाइनमा तामाको अवशिष्ट दरलाई सकेसम्म सुधार गरिनु पर्छ, ताकि ग्लु फिलिंगको आवश्यकतालाई कम गर्न, ग्लु फिलिंग असन्तुष्टि र पातलो मध्यम तहको विश्वसनीयता जोखिम कम गर्नुहोस्।उदाहरण को लागी, तामा बिन्दुहरु र तामा ब्लक डिजाइन तामा मुक्त क्षेत्र मा राखिएको छ।
3. रेखा चौडाइ र रेखा स्पेसिङ बढाउनुहोस्
भारी तामा पीसीबीहरूका लागि, लाइन चौडाइ स्पेसिङ बढाउँदा नक्काशी प्रक्रियाको कठिनाइलाई कम गर्न मात्र मद्दत गर्दैन, तर लेमिनेटेड ग्लु फिलिंगमा पनि ठूलो सुधार हुन्छ।सानो स्पेसिङको साथ भरिने गिलास फाइबर कपडा कम छ, र ठूलो स्पेसिंग संग भरिएको गिलास फाइबर कपडा अधिक छ।ठूलो स्पेसिङले शुद्ध गोंद भर्ने दबाब कम गर्न सक्छ।
4. भित्री तह प्याड डिजाइन अप्टिमाइज गर्नुहोस्
भारी तामा PCB को लागि, किनभने तामा मोटाई बाक्लो छ, साथै तहहरूको सुपरपोजिसन, तामा ठूलो मोटाईमा भएको छ, ड्रिल गर्दा, लामो समयको लागि बोर्डमा ड्रिल उपकरणको घर्षण ड्रिल पहिरन उत्पादन गर्न सजिलो छ। , र त्यसपछि प्वाल पर्खालको गुणस्तरलाई असर गर्छ, र थप उत्पादनको विश्वसनीयतालाई असर गर्छ।त्यसकारण, डिजाइन चरणमा, गैर-कार्यात्मक प्याडहरूको भित्री तहलाई सकेसम्म थोरै डिजाइन गर्नुपर्छ, र 4 तहहरू भन्दा बढी सिफारिस गरिएको छैन।
यदि डिजाइनले अनुमति दिन्छ भने, भित्री तह प्याडहरू सम्भव भएसम्म ठूलो डिजाइन गर्नुपर्छ।साना प्याडहरूले ड्रिलिंग प्रक्रियामा ठूलो तनाव निम्त्याउनेछ, र प्रशोधन प्रक्रियामा ताप प्रवाहको गति छिटो हुन्छ, जसले प्याडहरूमा तामाको कोण दरारहरू निम्त्याउन सजिलो हुन्छ।भित्री तह स्वतन्त्र प्याड र प्वाल पर्खाल बीचको दूरी डिजाइनले अनुमति दिए अनुसार बढाउनुहोस्।यसले प्वाल तामा र भित्री तह प्याड बीचको प्रभावकारी सुरक्षित स्पेसिङ बढाउन सक्छ, र प्वाल पर्खाल गुणस्तर, जस्तै माइक्रो-सर्ट, CAF विफलता र यस्तै अन्य समस्याहरू कम गर्न सक्छ।
